Formation Test Boundary Scan JTAG (IEEE 1149.1) | XJTAG

Demi-journée de découverte et de travaux pratiques sur le Test de carte électronique par Boundary Scan JTAG (norme IEEE 1149.1) organisée régulièrement tout au long de l'année, avec notre partenaire XJTAG qui fournit les outils de développement (logiciels + sonde USB-JTAG) et les cartes de démonstration. Cette formation est gratuite et se déroule dans nos locaux à Paris près de Nation (ou sur site client à la demande). Chaque participant doit amener un PC portable avec OS Windows et les droits administrateur pour installer les outils de développement nécessaires.

Atelier gratuit test Boundary Scan JTAG

  • Intervenant

    Ingénieur Cynetis
  • Langue

    Français
  • Public visé

    Techniciens & Ingénieurs en conception/test électronique
  • Lieu

    Cynetis Embedded, 76 rue des Grands Champs, 75020 PARIS
  • Dates

    Voir le planning au lien suivant : CALENDRIER
Possibilité d’organisation d'une session sur site client pour un groupe de 2 à 8 personnes dans toute la France si participation aux frais de déplacement (nous contacter pour plus d'informations)

Agenda Formation

  • 13:30 | Accueil
  • Café et tour de table
  • Installation des outils de développement XJTAG
  • 14:00 | Introduction sur le JTAG / Boundary Scan et la norme IEEE 1149.x 30 minutes
  • Revue des différentes stratégies de test de carte électronique
  • Historique & Tendances du test via JTAG / Boundary Scan
  • Découverte des fichiers BSDL (Boundary Scan Description Language)
  • Possibilités techniques offertes par le test JTAG / Boundary Scan
  • Approche « Design for Test » (DFT) dès la conception
  • 15:00 | Aperçu général des outils XJTAG 30 minutes
  • Caractéristiques techniques des sondes JTAG
  • Outil d’analyse graphique de la chaine JTAG
  • Exécution des tests dans un environnement de production
  • Outil de développement et mise au point des tests
  • 15:30 | Travaux Pratiques sur carte d'évaluation à base de MCU ARM + CPLD XILINX avec mise en place progressive d'un test Boundary Scan complet2 à 3 heures
  • Import de la Netlist (différents formats possibles) et des schémas de la carte
  • Définition des alimentations (Power Nets)
  • Configuration des de la chaine JTAG et import des fichiers BSDL
  • Vérification du test d’infrastructure (CheckChain)
  • Exécution du test d’interconnections (Connection Test) et première analyse de la couverture de test obtenue (Test coverage)
  • Catégorisation des différents composants de la cartes (Test, Logic, Passive, Ignore, Unfitted)
  • Mise en place de tests fonctionnels bas niveau pour les mémoires FLASH/RAM, les bus I2C/SPI, les LEDs, les Bouttons
  • Analyse finale de la couverture de test obtenue
  • Questions / Réponses