Formation Test Boundary Scan JTAG (IEEE 1149.1) | XJTAG

Formation Test Boundary Scan JTAG

Demi-journée de découverte et de travaux pratiques sur le Test de carte électronique par Boundary Scan JTAG (norme IEEE 1149.1) organisée régulièrement tout au long de l'année, avec notre partenaire XJTAG qui fournit les outils de développement (logiciels + sonde USB-JTAG) et les cartes électroniques de démonstration.

Cette formation est gratuite et se déroule au choix :

  • NouveauEn ligne sous forme de webinaire avec un accès à un PC à distance (remote machine) avec tous les outils de développement préinstallés et une connexion à la carte électronique à tester.
  • Dans nos locaux à Paris près de la place de la Nation. Chaque participant doit amener un PC portable avec OS Windows et les droits administrateur pour installer les outils de développement nécessaires.
  • Sur site client dans toute la France pour un groupe de 2 à 8 personnes maximum. L'organisation se fait d'un commun accord et une participation aux frais de mission (déplacement/hébergement du formateur) peut être demandée si besoin.

Atelier gratuit Test Boundary Scan JTAG avec XJTAG

  • Intervenant

    Ingénieur Cynetis

  • Langue

    Français / Support de cours en anglais

  • Public visé

    Techniciens & Ingénieurs en conception / test électronique

  • Dates Session

  • Inscription Webinaire

    Via notre formulaire de contact ou sur le site XJTAG

      Prochains webinaires Cynetis
    • 09/11/2020, 14h00
    • 08/12/2020, 14h00

Agenda Formation / Webinaire

  • 14:00 | Introduction sur le JTAG / Boundary Scan et la norme IEEE 1149.x30 minutes
  • Revue des différentes stratégies de test de carte électronique
  • Historique & Tendances du test via JTAG / Boundary Scan
  • Possibilités techniques offertes par le test JTAG / Boundary Scan
  • 14:30 | Prise en main d'outils de test sur carte électronique~ 1 heure
  • Caractéristiques techniques de la sonde JTAG et de la carte d'évaluation
  • Prise en main de l'utilitaire Pinmap/Chain Debugger
  • Découverte des fichiers BSDL (Boundary Scan Description Language)
  • Approche « Design for Test » (DFT) dès la conception pour optimiser la testabilité de votre carte
  • Analyse graphique de la chaine JTAG pour un débogue bas niveau
  • Exécution des tests dans un environnement de production
  • 15:30 | Mise en place progressive d'un test Boundary Scan complet~ 1 heure
  • Présentation de l'outil de développement et mise au point de tests Boundary Scan
  • Import de la Netlist (différents formats possibles) et des schémas de la carte
  • Définition des alimentations (Power Nets)
  • Configuration des de la chaine JTAG et import des fichiers BSDL
  • Vérification du test d’infrastructure (CheckChain)
  • Exécution du test d’interconnections (Connection Test) et première analyse de la couverture de test obtenue (Test coverage)
  • Catégorisation des différents composants de la cartes (Test, Logic, Passive, Ignore, Unfitted)
  • Mise en place de tests fonctionnels bas niveau pour les mémoires FLASH/RAM, les bus I2C/SPI, les LEDs, les Bouttons
  • Analyse finale de la couverture de test obtenue
  • Questions / Réponses